利用FPGA产生B码的VIVADO工程

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文件名称：利用FPGA产生B码的VIVADO工程

文件大小：111.34MB

文件格式：RAR

更新时间：2024-04-12 12:15:53

VIVADO工程

是通过网口将时码发送到模块，然后通过STM32转发给FPGA，最后在FPGA内部转换成标准的IRIG-B(DC)码输出。此版本有几处BUG，新版本在https://download.csdn.net/download/pp_0604/47261490