文件名称：一种高速高增益CMOS运算放大器的设计 (2009年)
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更新时间：2024-05-30 04:13:53
工程技术 论文
设计了一种应用于采样保持电路中高速高增益运算放大器。该运放采用全差分增益提高型共源共栅结构。在输入信号通路上加入适当的补偿电容，消除了零极点对对运放建立时间的影响，同时对主运放的次极点进行了优化，改进了相位裕度。采用0.35μm CMOS工艺仿真，结果表明，运放的开环直流增益达到106 dB，单位带宽为831 MHz(负载电容8 pF)，相位裕度为60.5°，压摆率为586 V／μs，满足12位50 MS／s流水线ADC中采样保持电路性能要求。