verilog编写的流水线CPU

【文件属性】：
文件名称：verilog编写的流水线CPU
文件大小：67KB
文件格式：RAR
更新时间：2012-07-18 13:57:43
verilog 流水线 CPU 用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作。结构大致为经典的MIPS五段流水线。不包含冲突检测及处理。

【文件预览】：
PipelineSim
----MemInterface.v(3KB)
----WB.v(3KB)
----ALU.v(3KB)
----vsim.wlf(40KB)
----Pipeline.v(4KB)
----PipelineSim.cr.mti(2KB)
----work()
--------@a@l@u()
--------@register@file()
--------@inst@decoder()
--------MemInterface.v(3KB)
--------WB.v(3KB)
--------ALU.v(3KB)
--------@simulate()
--------Pipeline.v(4KB)
--------@inst@fetch()
--------decoder.v(6KB)
--------RegisterFile.v(1KB)
--------Simulate.v(2KB)
--------@write@back()
--------@pipeline()
--------@mem@interface()
--------IF.v(796B)
--------_info(2KB)
----decoder.v(6KB)
----transcript(2KB)
----RegisterFile.v(1KB)
----Simulate.v(2KB)
----PipelineSim.mpf(28KB)
----IF.v(796B)