文件名称：goodrtl-parkin.pdf
文件大小：329KB
文件格式：PDF
更新时间：2023-09-23 13:49:56
RTL Verilog 综合 设计
你真的能写出完美的RTL描述吗？本文讨论了一些在Verilog中完美编写RTL描述的技术。为了确保gate-level设计的行为与RTL版本相同，理解Verilog编码中可能导致RTL/gate-level模拟差异的常见缺陷是很重要的。 使用以下技术可以提高综合设计的质量: !模块划分 !增加结构 !水平分区 !添加层次结构(垂直分区) !并行执行操作 !使用多路复用器实现逻辑