文件名称：ALLEGRO 高级约束规则 _ .pdf
文件大小：1.98MB
文件格式：PDF
更新时间：2016-05-13 07:06:37
ALLEGRO PCB 布线 间距 差分
ALLEGRO约束规则_ .pdf 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr 为例，具体说明这些约束设置的具体步骤。 1． 布线要求 DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以 内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链状拓扑，可比 ddrclk 线长 1000 －2500mil，绝对不能短 DDR 数据线，ddrdqs，ddrdm 线................. .......................................................