文件名称：edalize:用于连接 EDA 工具的抽象库
文件大小：420KB
文件格式：ZIP
更新时间：2024-08-13 09:20:42
fpga simulation vhdl eda verilog
爱达利兹 这是什么？ Edalize 是一个用于与 EDA 工具交互的 Python 库。 它可以为支持的工具创建项目文件，并以批处理或 GUI 模式（如果支持）运行它们。 屡获殊荣的 所有 EDA 工具，例如 Icarus、Yosys、ModelSim、Vivado、Verilator、GHDL、Quartus 等，都会获取输入 HDL 文件（Verilog 和 VHDL）和一些特定于工具的文件（约束文件、内存初始化文件、IP 描述文件等）。 连同这些文件，也许是几个 Verilog `定义，一些*参数/泛型或一些特定于工具的选项被设置。 配置完成后，将构建仿真模型、网表或 FPGA 映像，并且在仿真的情况下，也会执行模型，可能带有一些额外的运行时参数。 问题是，所有这些工具都以完全不同的方式执行此操作，并且通常无法将配置从一个模拟器导入到另一个模拟器。 不怕！ Edalize