常用乘法器的设计-Verilog

【文件属性】：
文件名称：常用乘法器的设计-Verilog
文件大小：2KB
文件格式：RAR
更新时间：2013-05-12 15:31:24
乘法器 关于常用的乘法器的设计，书上的例子，很好用

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第16章 常用乘法器设计
----basic_base2_mul_seq.v(849B)
----basic_base2_mul.v(621B)
----carry_save_mult.v(975B)
----ripple_carry_mult.v(1018B)