文件名称：booth乘法器
文件大小：23KB
文件格式：ZIP
更新时间：2019-02-05 09:32:42
booth乘法器
booth乘法器,十八位，利用Verilog进行编写，src为源码文件。
【文件预览】：
project2_18位有符号乘法器的设计
----src()
--------adder2.v(770B)
--------stage6_6bit.v(930B)
--------stage23.v(3KB)
--------stage8_8bit.v(929B)
--------compressor.v(4KB)
--------cpr4_2.v(976B)
--------fa.v(814B)
--------stage2_2bit.v(990B)
--------stage11.v(3KB)
--------square_adder36.v(2KB)
--------stage21.v(3KB)
--------stage1_1bit.v(738B)
--------booth_mul_18_top.v(7KB)
--------stage3.v(8KB)
--------stage3_3bit.v(930B)
--------stage7_7bit.v(930B)
--------stage12.v(4KB)
--------stage22.v(4KB)
--------stage4_4bit.v(929B)
--------stage13.v(4KB)
--------stage5_5bit.v(930B)
----testbench()
--------test_stage11.v(1KB)
--------test_adder36.v(978B)
--------test_stage3.v(1KB)
--------test_stage22.v(1KB)
--------test_stage23.v(1KB)
--------test_stage12.v(1KB)
--------test_stage13.v(1KB)
--------test_stage21.v(1KB)
--------test_top.v(2KB)
--------test_compressor.v(1KB)