【文件属性】：
文件名称：Verilog实现高低电平噪声滤波
文件大小：277KB
文件格式：DOCX
更新时间：2019-01-24 07:12:10
Verilog 滤波 脉宽鉴别
本模块实现高低电平噪声滤波功能，即将高电平和低电平持续时间低于阈值的脉冲都滤除。
程序首先滤除高电平噪声，而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。
程序中高低电平的阈值取的一样，可分别设置。
敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。