文件名称:Verilog实现高电平噪声滤波
文件大小:3KB
文件格式:V
更新时间:2019-01-24 07:13:43
Verilog 滤波 脉宽鉴别 高电平噪声
本模块实现高电平噪声滤波功能,即将高电平持续时间低于阈值的脉冲滤除。 输出脉冲与输入脉冲间有1个阈值长短的时间延迟。 程序中时钟为1MHz,阈值FilterThreshold为100us,可根据实际情况进行设置。 敬请注意,由于时延影响,若FilterThreshold为100,则低于101的都被滤除,大于等于102的才能通过。