不带FIFO的Uart（串口）verilog工程

【文件属性】：

文件名称：不带FIFO的Uart（串口）verilog工程

文件大小：16KB

文件格式：QAR

更新时间：2017-01-16 06:25:13

串口

quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，参考了www.fpga4fun.com网站的资料