基于SRT算法的单精度浮点除法器

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文件名称：基于SRT算法的单精度浮点除法器

文件大小：151KB

文件格式：DOC

更新时间：2017-08-26 09:42:10

除法器 SRT 数字循环法

采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。