文件名称：基于FPGA的DDR控制器设计 (2011年)
文件大小：1.38MB
文件格式：PDF
更新时间：2024-05-13 16:19:25
自然科学 论文
在分析DDR SDRAM基本操作特性的基础上,根据DDR的时序要求,提出了一种基于VerilogHDL 语言的控制器实现方案,并且根据具体的应用环境给出了不同的读写方案,以提高时钟效率。控制器逻辑的RTL在FPGA板卡上实现,仿真在Modelsim中进行,硬件的验证利用QuartusII的逻辑分析仪(SignaltapII)完成,以保证存储器的读写高效性与可靠性。