文件名称：DRIM-S:DUTH RISC-V超标量微处理器
文件大小：804KB
文件格式：ZIP
更新时间：2024-04-25 11:51:16
processor riscv systemverilog superscalar risc-v
概述 6级核心2宽超标量，实现RiscV ISA（RV32IM）。 特征： 双重提取和双重发行 动态分支预测 注册更名方案 OoO执行 非阻塞数据缓存 目录层次结构 文件夹层次结构组织如下： images ：原理图 rtl ：包含所有可综合的RTL文件 sva ：包含设计的相关x-check和断言 rig_tb ：包含随机指令生成器和相关的TB环境 sim ：包含用于在Questasim中运行的脚本 回购状态 当前状态和局限性 支持“ RV32I”基本整数指令集 支持“ M”整数扩展和除法标准扩展 验证状态：已进行单位验证和*验证 部分实现：解码尚不支持的其他指令（系统，浮点，CSR）和异常检测 目前存在的Svas仅在仿真中使用，没有在任何正式的验证过程中使用 未来的优化 用优化的硬件替换MUL / DIV单元，以减少执行延迟并解压缩许多路径 未来的工作 浮点和定点算法 CSR，SY