一种多码率QC-LDPC码译码结构设计与实现 (2008年)

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文件名称：一种多码率QC-LDPC码译码结构设计与实现 (2008年)
文件大小：258KB
文件格式：PDF
更新时间：2021-05-18 23:22:55
自然科学 论文 为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求，设计了一个7Kbit长度多码率LDPC码的译码器，分析了各种码率之间校验矩阵的相似性，提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案．通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关，就可以使这些运算单元适于多码率的处理．通过管脚的选择，此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式，并用Altera公司的FPGA进行