sdr控制器的erilog实现

【文件属性】：
文件名称：sdr控制器的erilog实现
文件大小：28KB
文件格式：RAR
更新时间：2012-06-20 16:26:42
verilog sdr /****************************************************************************************** * 部门: 北京航空航天大学新航行系统实验室 * 作者: 肖鹏 * * 创建日期: 15:16:50 03/21/2007 * 设计名称: SDRAM控制器 * 模块名称: sdrctrl * 工程名称: SDR_CTRL * 目标器件: Xilinx Spartan3--XC3S400 * 工具版本: * 编辑器: SlickEdit 11.0 * 前仿真工具: ModelSim 6.0d * 综合工具: Synplify Pro 8.1 * 布局布线工具: Xilinx ISE 7.1i * 模块描述: SDRAM控制器的顶层模块. * * 依赖项: cmd, init, refresh, wrctrl * * 修正: * 版本 0.01 - File Created * 其他一些注意事项: * 代码行数:229行 *****************************************************************************************/

【文件预览】：
src
----module()
--------wrctrl.v(9KB)
--------refresh.v(3KB)
--------init.v(5KB)
--------cmd.v(7KB)
--------timescale.v(823B)
--------sdrctrl_top.v(5KB)
----SDR_CTRL.vpwhist(3KB)
----SDR_CTRL.vpw(204B)
----SDR_CTRL.vtg(152KB)
----test_bench()
--------tb_source.v(5KB)
--------tb_sdrctrl_top.v(3KB)
--------mt48lc32m16a2.v(47KB)
----SDR_CTRL.vpj(2KB)