文件名称：sample_uvm_testbench:System Verilog中的样本UVM测试台，使用RISC-V算术单元
文件大小：22KB
文件格式：ZIP
更新时间：2024-04-23 01:12:02
SystemVerilog
sample_uvm_testbench System Verilog中的示例UVM测试平台，使用RISC-V算术单元。 该存储库中有什么？ 我于2016年6月15日从github上提取了Vscale RISC-V CPU设计。 没有标签，最后一次提交是在2016年4月11日为ad150b1。 RISC-V CPU体系结构是起源于加利福尼亚大学伯克利分校的开源RISC设计。 RISC-V和体系结构的Vscale实例是免费使用的。 这对我的申请特别有吸引力。 我出于以下几个原因选择了我的测试平台的多重划分单位： 它既简单又小巧，因此我将重点放在测试平台上。 它具有清晰干净的界面，非常适合UVM。 可以假定潜在的代码审阅者熟悉乘法和除法。 设计科 此存储库中的vscale RISC-V设计元素： vscale许可。 记录来自UC的vscale CPU的许可证。 满足我承认
【文件预览】：
sample_uvm_testbench-main
----LICENSE(11KB)
----README.md(3KB)
----testbench()
--------testbench_top.sv(38KB)
----design()
--------vscale_mul_div.v(7KB)
--------vscale_LICENSE(1KB)
--------vscale_mul_div_backup.v(7KB)
--------vscale_md_constants.vh(273B)
--------vscale_ctrl_constants.vh(2KB)
--------vscale_mul_div_original.v(5KB)
--------rv32_opcodes.vh(2KB)