文件名称：oh:适用于ASIC和FPGA设计人员的Verilog库
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更新时间：2024-06-02 08:42:06
Verilog
======= 哦！ 面向芯片设计人员的开放式硬件 介绍 !!! 警告！！！ 主分支是进行中的工作（即损坏） 有关稳定版本，请参见Tag V1.0 哦！ 是一个基于0.35um至28nm的经过硅验证的设计实践的硬件构件的开源库。 Adapteva正在使用该库来设计其下一代ASIC。 该库以标准Verilog（2005）编写，包含25,000多行Verilog代码和150多个单独的模块。 功能示例包括：FIFO，SPI（主/从），GPIO，高速链路，存储器，时钟电路，同步原语，中断控制器，DMA。 内容 哲学 让它起作用 简单一点 使其模块化 模组 文件夹 地位 描述 加速器 现场可编程门阵列 加速器教程 阿西 现场可编程门阵列 AXI主从接口 芯片 SI 芯片设计参考流程 常见的 SI 基本组件库 埃德玛 H DMA引擎 链接 SI 点对点LVDS链接 电子邮箱 现场可编程