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文件名称：Verilog HDL硬件描述语言.pdf
文件大小：4.8MB
文件格式：PDF
更新时间：2012-05-27 04:31:57
Verilog HDL 硬件描述 语言
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的
数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之
间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。