文件名称：verilog hdl 硬件描述语言
文件大小：206KB
文件格式：DOC
更新时间：2012-11-19 07:29:50
硬件描述
功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 5 //其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 6 //若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 7 //若分频系数为偶数，则输出时钟占空比为50%； 8 //若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分