带有双时钟fifo的串口Verilog代码

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文件名称：带有双时钟fifo的串口Verilog代码

文件大小：18KB

文件格式：QAR

更新时间：2017-01-16 06:32:19

dcfifo uart 串口 双时钟域

quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个 跨时钟域的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料。该代码稳定可靠，可用作fpga设计和调试