串并转换Verilog

【文件属性】：
文件名称：串并转换Verilog
文件大小：7.19MB
文件格式：ZIP
更新时间：2017-07-09 10:23:50
Verilog 串并转换 串并转换 仿真通过.

【文件预览】：
seri_to_para
----tb_seri_para.v(2KB)
----vsim.wlf(8.5MB)
----work()
--------para_to_seri()
--------seri_to_para()
--------tb_seri_para()
--------_info(2KB)
--------@_opt()
--------_temp()
--------_vmake(26B)
----seri_to_para.cr.mti(832B)
----para_to_seri.v(2KB)
----seri_to_para.mpf(93KB)
----seri_to_para.v(2KB)