文件名称：数位电子1：VUT FEKT DE1
文件大小：1.87MB
文件格式：ZIP
更新时间：2024-03-02 17:26:55
Digital-electronics-1 VET FEKT DE1 nadpis 2 螺栓 项目A 项目B 项目C nadpis 3 斜体 项目1 项目2 项目2a 项目2b 普尔尼 德鲁希 一个 乙 C d 第一个标题 第二个标题 单元格1中的内容 单元格2中的内容 第一栏中的内容 第二栏中的内容 -- (tohle je komentář) -- import std_logic z knihovny IEEE library IEEE; use IEEE.std_logic_1164. all ; -- definice entity... entity my_and is port (IN1, IN2 : in std_logic ; OUT1: out std_logic ); end entity ; -- ...a architektury arch
【文件预览】：
Digital-electronics-1-main
----LICENSE(1KB)
----Docs()
--------Xilinx.lic(943B)
--------ds180_7Series_Overview.pdf(446KB)
--------VHDL_guide.pdf(476KB)
--------vhdl_cheatsheet.pdf(190KB)
--------nexys-a7-sch.pdf(740KB)
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----README.md(730B)
----Labs()
--------01-gates()