文件名称：zynq-axis:Zynq AXI DMA接口的硬件，Linux驱动程序和库
文件大小：60KB
文件格式：ZIP
更新时间：2024-05-19 21:32:06
Verilog
Zynq AXIS：完整的DMA系统 此存储库包含使用Xilinx的Zynq FPGA建立基于DMA的项目所需的所有组件。 首先，有一个称为AXIS的硬件模块，可连接到高性能AXI接口端口。 其次，有一个Linux UIO驱动程序，可将低级AXIS控制硬件公开给Linux用户空间。 第三是一个用户空间库，该库具有低级驱动程序界面，并为用户提供了更易于应用的界面。 最后，有一些示例应用程序来演示上述组件的用法。 硬件 HDL代码与Xilinx Vivado项目目录分开保存在hdl目录中，从而使在项目之间共享代码以及根据需要升级Xilinx工具版本变得更加容易。 要合成比特流文件，必须安装并获取Vivado工具，然后只需从此回购根目录运行“ syn-proj”脚本。 ./syn-proj 如果syn目录中有多个Xilinx项目，则将项目名称作为参数传递到syn-proj脚本中进行选择。
【文件预览】：
zynq-axis-master
----.gitignore(105B)
----README.md(5KB)
----hdl()
--------ctrl()
--------fifo()
--------axis()
--------top()
----dev()
--------axis.c(7KB)
--------Makefile(233B)
----app()
--------read-memory.c(1KB)
--------test-cfg.c(492B)
--------write-memory.c(2KB)
--------Makefile(510B)
--------test-mem.c(1KB)
----syn-proj(1KB)
----ip()
--------ip_repo()
----syn()
--------project-loopback_zc706()
--------project-loopback_microzed()
--------make-proj.sh(2KB)
--------project-loopback_zedboard()
----sim-module(1KB)
----LICENSE.md(666B)
----syn-proj-prep(4KB)
----doc()
--------Build-UBoot-Kernel-Devicetree.md(2KB)
----lib()
--------interface.c(4KB)
--------interface.h(1KB)
--------Makefile(548B)
----util()
--------80-axis.rules(66B)
--------indent-kernel.sh(184B)
--------zynq-axis-completion.bash(2KB)
--------pkg-module(3KB)
--------zynq-7000.dtsi(10KB)