文件名称：basic_verilog:必备Verilog系统Verilog模块
文件大小：14.08MB
文件格式：ZIP
更新时间：2024-05-20 02:52:35
spi-interface fpga encoder delay tcl
basic_verilog 一些基本的必备Verilog模块 （根据CC BY-SA 4_0许可） 作者：Konstantin Pavlov， 内容： 目录 描述 先进综合食谱/ Altera食谱中的有用代码 KCPSM6_Release9_30Sept14 / Xilinx的Picoblaze软处理器 pacoblaze-2.2 / 适用于Altera器件的Picoblaze版本 example_projects / FPGA项目实例 Benchmark_projects / 多种FPGA类型的编译时间基准 脚本/ 有用的TCL脚本 脚本 描述 脚本/allow_undefined_ports.tcl 允许使用未定义的引脚为Vivado IDE生成测试项目 脚本/compile_quartus.tcl Quartus IDE中用于命令行项目编译的样板脚本 脚本/co