文件名称：Verilog HDL 浮点数除法器设计
文件大小：1.21MB
文件格式：PDF
更新时间：2014-03-15 07:55:17
浮点数 除法器 Verilog
浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的
Verilog HDL 浮点数除法器设计
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网友评论
- 资料不错，不过是英文的
- 资源不错 谢谢分享了哈
- 很多思路很介绍，资料很好，不过能是中文的，那可能更有用
- 英文的有点困难啊
- 学习学习，可以参考
- 不错的电子书，就是英文太费劲了
- 英文的费劲
- 不错的电子书，但是是全英文的，看的话需要一点耐心
- 是全英文的。pdf版，不过设计浮点数除法器有一定帮助。
- 理论知识很好~
- 这个资源是一个PhD的Thesis，归纳了divider的算法，还算全面。只有部分算法有实现的代码
- 是全英文的，看起来有点费劲，O(∩_∩)O~