全同步数字频率计的VHDL设计与仿真

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文件名称：全同步数字频率计的VHDL设计与仿真

文件大小：326KB

文件格式：PDF

更新时间：2014-05-12 04:38:49

全同步 数字频率计 VHDL

利用全同步频率测量原理,通过FPGA 芯片在Max + Plus Ⅱ中运用V HDL 语言编程设计一个全同步数字式频 率计,消除了±1 个计数误差,测频精度范围在DC～100 MHz ,详细给出了V HDL 的模块设计方法和仿真波形。