文件名称：多周期处理器：从头开始的16位定制多周期CPU
文件大小：29KB
文件格式：ZIP
更新时间：2024-03-06 22:54:42
Verilog
关于 对于这个项目，我设计了一个16位多周期处理器的数据路径和控制器单元。 它的指令集体系结构包含以下操作的指令：直接寻址加载，立即寻址加载，存储，无条件分支，带链接的分支，分支间接，带链接的间接分支，零分支，非零分支，进位分支设置，分支是否进位清除，向右旋转，向左旋转，算术右移，逻辑右移，逻辑左移，加法，减法，逻辑与，逻辑或，逻辑异或，清除。 我通过微程序验证了它的操作，该微程序计算1字节数字的2的补码，计算数组的总和，并确定1字节数字的均匀度/奇数。 执照 该项目已获得MIT许可。 检查文件以获取详细信息。
【文件预览】：
multi-cycle-processor-master
----RegFile.bdf(37KB)
----multicycle.tv(14KB)
----Z_flag_Register.v(246B)
----mux4_1.v(319B)
----Link_Register.v(277B)
----register_WE.v(270B)
----Simple_Register.v(205B)
----mux2_1.v(165B)
----multicycle.v(7KB)
----State_Register.v(190B)
----constant.v(147B)
----Shift_Register.v(733B)
----Immediate_Extend.v(163B)
----Extend_8_to_16.v(161B)
----multicycle.bdf(50KB)
----README.MD(940B)
----Two_Inputs_Simple_Register.v(278B)
----IDM.v(6KB)
----LICENSE(1KB)
----Register_with_WriteEn.v(280B)
----ALU.v(2KB)
----multicycle_tb.v(1KB)
----mux8_1.v(443B)
----RegFile.v(4KB)
----controller.v(8KB)
----CO_flag_Register.v(247B)
----decoder3_8.v(981B)