文件名称：Verilog编写的状态机设计的例子
文件大小：185KB
文件格式：RAR
更新时间：2014-04-17 06:06:03
Verilog 状态机 例子
Verilog编写的状态机设计的例子 一个经典例子 有助于理解状态机
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状态机设计的例子
----FSM.pof(512KB)
----FSM.map.summary(369B)
----db()
--------FSM.cmp0.ddb(47KB)
--------FSM.map.hdb(5KB)
--------FSM.pre_map.cdb(1KB)
--------FSM.psp(0B)
--------FSM.(0).cnf.cdb(1KB)
--------FSM.dbp(0B)
--------FSM.map.logdb(4B)
--------FSM.asm_labs.ddb(62KB)
--------FSM.map.cdb(1KB)
--------FSM.cmp.kpt(203B)
--------FSM.tan.qmsg(34KB)
--------FSM.asm.qmsg(2KB)
--------FSM.eco.cdb(141B)
--------FSM.smp_dump.txt(181B)
--------FSM.cmp.hdb(5KB)
--------FSM.sgdiff.hdb(5KB)
--------FSM.cmp2.ddb(39KB)
--------FSM.db_info(136B)
--------FSM.cmp.logdb(4B)
--------FSM.sld_design_entry.sci(134B)
--------FSM.cbx.xml(85B)
--------FSM.syn_hier_info(0B)
--------FSM.sgdiff.cdb(1KB)
--------FSM.cmp.rdb(14KB)
--------FSM.fit.qmsg(22KB)
--------FSM.map.qmsg(6KB)
--------FSM.rtlv_sg_swap.cdb(158B)
--------FSM.pre_map.hdb(5KB)
--------FSM.hier_info(327B)
--------FSM.hif(705B)
--------FSM.rtlv_sg.cdb(1KB)
--------FSM.cmp.tdb(2KB)
--------FSM.signalprobe.cdb(340B)
--------FSM.rtlv.hdb(5KB)
--------FSM.cmp.cdb(4KB)
--------FSM.(0).cnf.hdb(560B)
--------FSM.sld_design_entry_dsc.sci(134B)
----FSM.tan.rpt(19KB)
----FSM.pin(19KB)
----FSM.qws(652B)
----FSM.v(1KB)
----FSM.fit.smsg(513B)
----FSM.fit.rpt(67KB)
----FSM.qsf(2KB)
----FSM.fit.summary(474B)
----FSM.map.rpt(17KB)
----FSM.asm.rpt(7KB)
----FSM.sof(148KB)
----FSM.qpf(900B)
----FSM.tan.summary(1KB)
----FSM.flow.rpt(4KB)
----FSM.done(26B)