文件名称：基于循环队列的FIFO及modelsim及testbench
文件大小：30KB
文件格式：ZIP
更新时间：2017-05-18 12:19:37
循环队列FIFO modelsim testbench
FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输入的数据被写入缓存，此时读操作被忽视。FIFO缓存的head一般情况下总是有效的，因此可在任意时间被读取。rd信号实际上就像“remove”信号；当其被插入的时候，FIFO缓存的第一个项（即head）被移除，下一个项变为可用项
【文件预览】：
fifo
----modelsim()
--------wlfts5378c(72KB)
--------fifo.v(2KB)
--------fifo.do.bak(308B)
--------fifo.do(253B)
--------vsim.wlf(72KB)
--------fifo_modelsim.cr.mti(2B)
--------work()
--------fifo_modelsim.mpf(20KB)
----src()
--------fifo.v(3KB)
--------fifo.v.bak(3KB)
----testbench()
--------fifo_tb.v.bak(2KB)
--------fifo_tb.v(2KB)