ModelSim环境基于VHDL语言的testbench书写

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文件名称：ModelSim环境基于VHDL语言的testbench书写
文件大小：24KB
文件格式：DOC
更新时间：2019-02-02 07:21:13
testbench testbench顾名思义就是一个测试台，它对外没有接口，所以实体部分为空，但它要对要测试的器件提供激励信号，这其实就是最简单的testbench。