文件名称：线性状态机断言_systemverilog_assertion.zip
文件大小：1.77MB
文件格式：ZIP
更新时间：2024-09-19 12:27:00
systemverilog FSM 状态机 Assertion 断言
这是一个工程例子，使用VCS，DVE，Verdi工具 对一个线性状态机的时序进行断言，使用的是Systemverilog语言，是初学SVA验证的入门。 线性状态机有IDEL，WAIT0，CNT1，，，CNT6，WAIT6，NEXT_BLK共16个state 资源说明：包含DUT代码，断言代码，断言说明pdf，以及脚本。