verilog编写的乘法器

【文件属性】：

文件名称：verilog编写的乘法器

文件大小：858KB

文件格式：RAR

更新时间：2015-08-15 11:33:23

fpga verilog 乘法器 嵌入式

这是用verilog编写的乘法器程序，包括原文本和测试文本，并且在quartus软件上仿真成功。

【文件预览】：
乘法器
----booth(26KB)
----boothtest.v(1KB)
----boothtest.dump(53.48MB)
----booth.v(2KB)