VERILOG入门实验一 基于FPGA DDS正弦信号发生器

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文件名称：VERILOG入门实验一 基于FPGA DDS正弦信号发生器
文件大小：6.36MB
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更新时间：2018-06-14 09:59:18
FPGA入门实验 VERILOG入门实验一 利用BLOCK_ROM IP核完成DDS正弦信号发生器，FPGA入门必学实验！

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实验一 基于FPGA DDS正弦信号发生器
----实验一 代码文件.txt(1KB)
----实验一 正弦信号发生器 实验指导.doc(2.27MB)
----实验一 正弦信号发生器 实验指导.pdf(1.28MB)
----sin1.m(378B)
----实验一 基于FPGA DDS正弦信号发生器.zip(3.18MB)