文件名称：串并转换模块（带testbench文件）
文件大小：2KB
文件格式：ZIP
更新时间：2018-05-15 08:34:18
串并转换 VHDL
时序控制的串并转换模块，其中包括并行转串行子模块和串行转并行子模块，主时钟24Mhz；在安装了modelsim之后，直接运行testbench文件可以获得仿真结果。
【文件预览】：
串并转换VHDL模块
----par_to_ser.vht(2KB)
----par_to_ser.vhd(945B)
----ser_to_par_new.vhd(985B)