系统全局时钟控制模块的verilog实现 时间:2021-07-29 04:12:23 【文件属性】: 文件名称:系统全局时钟控制模块的verilog实现 文件大小:3.3MB 文件格式:ZIP 更新时间:2021-07-29 04:12:23 verilog clock fpga 利用verilog编写系统时钟模块,调用dll的IP核,将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号,简单易行,亲测可用 立即下载