系统全局时钟控制模块的verilog实现

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文件名称：系统全局时钟控制模块的verilog实现

文件大小：3.3MB

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更新时间：2021-07-29 04:12:23

verilog clock fpga

利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号，简单易行，亲测可用