计组课设（基于FPGA的CPU设计）

【文件属性】：
文件名称：计组课设（基于FPGA的CPU设计）
文件大小：615KB
文件格式：RAR
更新时间：2018-09-28 09:06:01
计组课设 含数据通路图、状态转换图、相关文档、verilog源码以及测试代码

【文件预览】：
状态转换图
----I型指令-BGTZ.doc(27KB)
----I型指令-BLTZ.doc(26KB)
----R型指令-SLL-SRL-SRA-LUI.doc(27KB)
----I型指令-BEQ.doc(27KB)
----I型指令-SW.doc(28KB)
----J型指令-J.doc(25KB)
----R型指令-Add-Sub-Addu-Subu-Xor-And-Or-Nor-SLT-SLLV-SRAV.doc(28KB)
----I型指令-LW.doc(29KB)
----R型指令-Jr.doc(26KB)
----I型指令-Addi-Adi-ORI-XORI-AddiU.doc(32KB)
----I型指令-SLTI.doc(27KB)
----状态转换图总图.doc(46KB)
基于FPGA的CPU设计.pdf
memfile.dat
mips.v
mips.v.bak
汇编代码.txt
regfile.dat
测试代码.txt
数据通路
----R型指令-Add-Sub-Xor-And-Or-Nor-SLT-SLLV-SRAV-Addu-Subu.doc(33KB)
----I型指令-Addi-Adi-ORI-XORI-SLTI-addiu.doc(36KB)
----R型指令-SLL-SRL-SRA-LUI.doc(36KB)
----I型指令-SW.doc(41KB)
----J型指令-J.doc(31KB)
----I型指令-BEQ-BGTZ-BLTZ.doc(40KB)
----I型指令-LW.doc(38KB)
----R型指令-Jr.doc(32KB)
----数据通路图总图.doc(65KB)