Verilog多功能数字钟的设计— 毕业设计VHDL

时间：2013-12-29 15:36:55
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文件名称：Verilog多功能数字钟的设计— 毕业设计VHDL

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更新时间：2013-12-29 15:36:55

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网友评论

  • 程序貌似没错，但在ep3c的fpga上跑，出现错误

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