文件名称：上下变频模块（verilog代码）
文件大小：5.53MB
文件格式：RAR
更新时间：2022-03-14 11:18:48
verilog code
使用verilog编写的上下变频模块，这里使用了Xilinx的IP核，并将所采用的频率进行了参数设计。
【文件预览】：
dds_sin_cos
----axi_utils_v2_0_1()
--------hdl()
----dds_sin_cos.veo(3KB)
----xbip_bram18k_v3_0_1()
--------hdl()
----xbip_dsp48_multadd_v3_0_1()
--------hdl()
----xbip_dsp48_wrapper_v3_0_4()
--------hdl()
----dds_sin_cos.xml(140KB)
----demo_tb()
--------tb_dds_sin_cos.vhd(9KB)
----xbip_dsp48_addsub_v3_0_1()
--------hdl()
----mult_gen_v12_0_10()
--------hdl()
----sim()
--------dds_sin_cos.vhd(8KB)
----dds_sin_cos.xci(24KB)
----xbip_pipe_v3_0_1()
--------hdl()
----cmodel()
--------dds_compiler_v6_0_bitacc_cmodel_nt64.zip(339KB)
--------dds_compiler_v6_0_bitacc_cmodel_lin64.zip(264KB)
----doc()
--------dds_compiler_v6_0_changelog.txt(7KB)
----xbip_utils_v3_0_5()
--------hdl()
----synth()
--------dds_sin_cos.vhd(10KB)
----dds_sin_cos.vho(3KB)
----dds_compiler_v6_0_11()
--------hdl()
down_up_dds.v
mult_12_16
----mult_12_16.xci(9KB)
----mult_12_16_stub.vhdl(1KB)
----xbip_bram18k_v3_0_1()
--------hdl()
----mult_12_16.veo(3KB)
----mult_12_16_stub.v(1KB)
----mult_12_16_ooc.xdc(2KB)
----mult_12_16.dcp(79KB)
----mult_gen_v12_0_10()
--------hdl()
----sim()
--------mult_12_16.vhd(5KB)
----xbip_pipe_v3_0_1()
--------hdl()
----doc()
--------mult_gen_v12_0_changelog.txt(6KB)
----xbip_utils_v3_0_5()
--------hdl()
----mult_12_16_sim_netlist.vhdl(338KB)
----mult_12_16_sim_netlist.v(244KB)
----synth()
--------mult_12_16.vhd(6KB)
----mult_12_16.vho(3KB)
----mult_12_16.xml(58KB)