异步fifo的verilog实现

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文件名称：异步fifo的verilog实现

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更新时间：2023-07-29 09:25:14

异步FIFO 跨时钟域 fpga基础 数字ic面试 verilog

该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程，在不同的时钟域进行fifo数据读写，并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4，并在modelsim10.6上仿真成功。工程中附有testbench。