文件名称：UVM_adder程序.zip
文件大小：9KB
文件格式：ZIP
更新时间：2023-12-25 05:42:30
systemverilog UVM
Systemverilog学习（3）- UVM例程
【文件预览】：
sim
----run_tc.sh(796B)
bench
----my_transaction.sv(640B)
----my_driver.sv(1KB)
----golden.sv(187B)
----my_scoreboard.sv(2KB)
----my_case0.sv(1KB)
----my_model.sv(1KB)
----top_tb.sv(1KB)
----my_monitor.sv(2KB)
----my_if.sv(220B)
----base_test.sv(929B)
----my_agent.sv(1KB)
----my_sequencer.sv(272B)
----my_case1.sv(1KB)
----my_env.sv(2KB)
rtl
----adder.v(855B)