文件名称：MIPS单/多周期CPU设计Verilog源码
文件大小：168KB
文件格式：RAR
更新时间：2021-02-26 09:06:11
MIPS 处理器设计 单周期多周期 Verilog Modelsim
计算机组成课程作业源码。MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。代码结构清晰，欢迎交流讨论。
【文件预览】：
MIPSCPU_Project
----ALUcontroler.v(1KB)
----InstructionData.dat(527B)
----SingleCycleCPU.v(4KB)
----work()
--------_lib1_53.qpg(1.05MB)
--------_vmake(29B)
--------_lib1_54.qdb(32KB)
--------_lib1_54.qpg(1.17MB)
--------_lib.qdb(48KB)
--------_lib1_53.qdb(32KB)
--------_info(5KB)
----register.v(3KB)
----regr.v(1KB)
----InstructionMem.v.bak(7KB)
----outInfo_pipeline.dat(129KB)
----DataMem.v(1KB)
----outInfo_single.dat(97KB)
----ALU.v(2KB)
----FiveStageCPU_tb.v(4KB)
----register_single.v(3KB)
----SingleCPU_tb.v(4KB)
----SignExtend.v(381B)
----vsim.wlf(48KB)
----Controler.v(3KB)
----InstructionData.dat.bak(527B)
----InstructionMem.v(7KB)
----测试说明(998B)
----imtest.dat(98B)
----MIPSCPU_Project.cr.mti(5KB)
----MIPSCPU_Project.mpf(89KB)
----FiveStageCPU.v(11KB)