【文件属性】：
文件名称：verilogHDL源代码
文件大小：132KB
文件格式：RAR
更新时间：2014-12-31 15:02:18
verilogHDL 源代码 FPGA
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【文件预览】：
v_code
----第六章()
--------文件列表.TXT(467B)
--------DA_TABLE.V(1KB)
--------MUL4B_ADDTREE.V(1KB)
--------DA_FIR.V(6KB)
--------FULL_ADDER.V(571B)
--------MUL12X13.V(5KB)
--------DIFFERENTIATOR.V(523B)
--------MUL4B_SHIFTADD_FSM.V(2KB)
--------RIPPLE_ADDER4B.V(1KB)
--------SER_FIR.V(4KB)
--------SINCOS.V(8KB)
--------DECIMATION.V(574B)
--------FIR.V(2KB)
--------INTEGRATOR_PAR.V(509B)
--------PIPE_ADDER8B.V(2KB)
--------FAST_ADDER4B.V(1KB)
--------HALF_ADDER.V(446B)
--------PAR_FIR.V(3KB)
--------INTERPOLATION.V(609B)
--------TEST_PAR_FIR.V(4KB)
----第五章()
--------RTL()
--------TESTBENCH()
----fig7_70.v(1KB)
----CLOCK.V(4KB)
----2011-07-15-18-23-54.jpg(94KB)
----fig7_54.v(300B)
----myproc_backup.v(18KB)
----fig10_13.v(1KB)
----fig7_71.v(1KB)
----fig7_53.v(511B)
----fig10_40.v(4KB)
----ACCOUNT.V(2KB)
----TRAFFIC.V(2KB)
----fig8_49.v(1KB)
----SONG.V(3KB)
----fig7_77.v(3KB)
----fig7_69.v(1KB)
----fig10_28.v(3KB)
----fig7_82.v(1KB)
----fig10_19.v(2KB)
----fig7_78.v(3KB)
----myproc.v(14KB)
----MULT4X4.V(1KB)