基于FPGA的数字时钟设计

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文件名称：基于FPGA的数字时钟设计
文件大小：1.62MB
文件格式：DOC
更新时间：2013-07-06 09:46:14
数字钟；FPGA；VHDL语言；C语言；SOPC技术； EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,并在FPGA实验板上进行调试和验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。