文件名称：Verilog4位寄存器程序（可调时钟周期）
文件大小：147KB
文件格式：ZIP
更新时间：2021-05-12 17:07:12
Verilog FPGA 4位寄存器 异步清零 同步置数
Verilog FPGA 4位寄存器 异步清零 同步置数 可调时钟周期
【文件预览】：
register
----register_summary.html(9KB)
----webtalk.log(710B)
----register.bld(998B)
----webtalk_pn.xml(3KB)
----register_par.xrpt(64KB)
----register_xst.xrpt(12KB)
----register_guide.ncd(15KB)
----register.ucf(196B)
----register.ncd(15KB)
----register.pad(6KB)
----register_map.map(3KB)
----xst()
--------work()
--------dump.xst()
--------projnav.tmp()
----register.ptwx(17KB)
----register_map.ncd(11KB)
----_xmsgs()
--------trce.xmsgs(2KB)
--------map.xmsgs(741B)
--------pn_parser.xmsgs(742B)
--------xst.xmsgs(650B)
--------ngdbuild.xmsgs(367B)
--------par.xmsgs(2KB)
--------bitgen.xmsgs(367B)
----ipcore_dir()
----register.xpi(46B)
----register.ut(393B)
----register.v(1023B)
----_ngo()
--------netlist.lst(45B)
----register.bgn(4KB)
----register_map.mrp(7KB)
----register_map.xrpt(13KB)
----iseconfig()
--------register.xreport(20KB)
--------register.projectmgr(5KB)
----register.twx(19KB)
----register.syr(15KB)
----register.xise(33KB)
----register.pcf(773B)
----register.prj(27B)
----register_envsettings.html(14KB)
----register_map.ngm(51KB)
----register.xst(1KB)
----register_pad.csv(6KB)
----register.stx(0B)
----register.bit(71KB)
----register_usage.xml(17KB)
----register.cmd_log(2KB)
----register_pad.txt(26KB)
----register.drc(188B)
----register.lso(6B)
----xlnx_auto_0_xdb()
--------cst.xbcd(1KB)
----register.twr(3KB)
----register.ngc(17KB)
----register.unroutes(155B)
----register.ngr(6KB)
----usage_statistics_webtalk.html(42KB)
----register_summary.xml(408B)
----register.gise(12KB)
----register.ngd(27KB)
----register_bitgen.xwbt(193B)
----register_ngdbuild.xrpt(7KB)
----register.par(7KB)