Verilog中latch锁存器的产生.docx

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文件名称：Verilog中latch锁存器的产生.docx

文件大小：41KB

文件格式：DOCX

更新时间：2022-07-06 10:15:30

Verilog 锁存器 触发器

在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。