文件名称：VERILOG 74hc3738D 锁存器模型
文件大小：359KB
文件格式：ZIP
更新时间：2013-09-26 08:26:38
VERILOG 74hc373模型
如何用VERILOG 来实现74HC373 8D 锁存器
【文件预览】：
74hc373
----simulation()
--------vsim.wlf(40KB)
--------modelsim.ini.sav(281B)
--------modelsim.log(1KB)
--------presynth()
--------modelsim.ini(281B)
--------run.do(566B)
----designer()
--------impl1()
----hdl()
--------74hc373.v(1KB)
----viewdraw()
--------sch()
--------sym()
--------vf()
--------viewdraw.ini(2KB)
--------wir()
----coreconsole()
----smartgen()
--------smartgen.aws(366B)
----constraint()
----component()
----phy_synthesis()
----synthesis()
--------stdout.log(870B)
--------latch8_sdc.sdc(375B)
--------latch8.map(28B)
--------run_options.txt(1KB)
--------latch8_syn.sdc(1KB)
--------latch8.srr(10KB)
--------latch8.fse(0B)
--------latch8.htm(328B)
--------backup()
--------latch8_syn.prj(1KB)
--------latch8_syn.prd(272B)
--------latch8.srd(3KB)
--------coreip()
--------latch8.szr(10KB)
--------latch8.areasrr(669B)
--------latch8.edn(14KB)
--------latch8.sap(885B)
--------latch8.so(205B)
--------latch8.pdc(129B)
--------latch8.srm(137KB)
--------syntmp()
--------latch8.tlg(4KB)
--------latch8.sdf(350B)
--------latch8.srs(3KB)
----74hc373.prj(4KB)
----stimulus()
--------testbench.v(762B)
74hc373.pdf