文件名称：verilog spi slave.zip
文件大小：5KB
文件格式：ZIP
更新时间：2023-04-26 11:43:36
已经上板验证可用 工作时钟0.8Mbps
Verilog源代码，有注释，仿真通过，上板验证通过，工作时钟频率约为0.8M/s。不调用IP，纯逻辑实现，可用于各种FPGA和CPLD。
【文件预览】：
SPI_slave.v
spi_tb.v
vsim.wlf
wave.do
spi_slave_top.v
verilog spi slave.zip
【文件属性】：
【文件预览】：
SPI_slave.v
spi_tb.v
vsim.wlf
wave.do
spi_slave_top.v
【文件预览】：
SPI_slave.v
spi_tb.v
vsim.wlf
wave.do
spi_slave_top.v