【文件属性】:
文件名称:uart接收_VHDL程序.rar
文件大小:7KB
文件格式:RAR
更新时间:2014-08-03 10:00:05
uart VHDL 源程序 FIFO core
entity OPB_UARTLITE_RX is
port (
Clk : in std_logic;
Reset : in std_logic;
EN_16x_Baud : in std_logic;
Use_Parity : in std_logic;
Odd_Parity : in std_logic;
RX : in std_logic;
Read_RX_FIFO : in std_logic;
Reset_RX_FIFO : in std_logic;
FIFO_Triger : in std_logic_vector(6 downto 0);
Match_Trige : out std_logic;
RX_Data : out std_logic_vector(7 downto 0); --(0 to C_DATA_BITS-1)
RX_Data_Present : out std_logic;
RX_BUFFER_FULL : out std_logic;
RX_Frame_Error : out std_logic;
RX_Overrun_Error : out std_logic;
RX_Parity_Error : out std_logic
);
【文件预览】:
uart接收_VHDL程序
----uart接收程序()
--------srl_fifo.vhd(8KB)
--------opb_uartlite_rx.vhd(16KB)
--------srl80_com.vhd(5KB)
网友评论
- 内容有点少 但可以借鉴
- 这个不错,课程设计刚好用到