【文件属性】：
文件名称：verilog-i2c:用于 FPGA 实现的 Verilog I2C 接口
文件大小：88KB
文件格式：ZIP
更新时间：2021-05-30 14:45:22
Verilog
Verilog I2C 接口
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介绍
I2C 接口组件。 包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。
文档
i2c_init 模块
通过 I2C 进行外设初始化的模板模块。 当一个或多个外围设备（即 PLL 芯片、抖动衰减器、时钟复用器等）需要在上电时初始化而不使用通用处理器时使用。
i2c_master 模块
I2C 主模块带有 AXI 流接口来控制逻辑。
i2c_master_axil 模块
具有 32 位 AXI lite 从接口的 I2C 主模块。
i2c_master_wbs_8 模块
具有8位Wishbone从接口的I2C主模块。
i2c_master_wbs_16 模块
带有 16 位 Wishbone 从接口的 I2C 主模块。
i2c_slave 模块
带有 AXI 流接口以控制逻辑的 I2C
【文件预览】：
verilog-i2c-master
----tb()
--------test_i2c_master_wbs_8.v(3KB)
--------test_i2c_master_wbs_16.v(3KB)
--------test_i2c_master.v(4KB)
--------test_i2c_slave.v(3KB)
--------test_i2c_master_axil.py(12KB)
--------test_i2c_master_wbs_16.py(10KB)
--------wb.py(15KB)
--------test_i2c_slave_axil_master.v(4KB)
--------axis_ep.py(17KB)
--------test_i2c_slave_wbm.py(9KB)
--------test_i2c_init.py(7KB)
--------test_i2c_master_wbs_8.py(10KB)
--------test_i2c_master_axil.v(4KB)
--------test_i2c.py(6KB)
--------test_i2c_slave.py(9KB)
--------test_i2c_master.py(11KB)
--------axil.py(19KB)
--------test_i2c_slave_axil_master.py(11KB)
--------test_i2c_init.v(3KB)
--------test_i2c_slave_wbm.v(3KB)
--------i2c.py(15KB)
----rtl()
--------i2c_slave.v(16KB)
--------i2c_master_wbs_16.v(23KB)
--------i2c_master_axil.v(27KB)
--------i2c_slave_axil_master.v(17KB)
--------i2c_master.v(30KB)
--------axis_fifo.v(10KB)
--------i2c_slave_wbm.v(16KB)
--------i2c_init.v(17KB)
--------i2c_master_wbs_8.v(22KB)
----README(9B)
----AUTHORS(40B)
----.gitignore(33B)
----README.md(2KB)
----COPYING(1KB)